나노시트 반도체소자 제조방법 및 이에 의하여 제조된 나노시트 반도체소자
산업분류261 반도체 제조업
IPCH10D 48/00외 1
서지 사항Bibliography · KIPRIS
출원번호10-2022-0100367 (2022-08-11)
공개번호1020240022102 (20240220)
등록번호1028047450000 (20250430)
법적상태등록 · KIPRIS 조회일 2026-09-07
출원인충북대학교 산학협력단
발명자박준영
원문KIPRIS 원문 보기 · 10-2022-0100367
IPCH10D 48/00H10D 62/10
산업분류(KSIC)
261 반도체 제조업
어디에 쓸 수 있는가연구자 확인 문장
아래 내용은 해당 기술의 연구자가 C-TOM 분석 보고서(기업 공개본)에서 확인한 문장입니다.
적층 채널 스택에서 맨 아래 희생층만 두껍게 쌓아 소자를 만드는 공정 순서를 정함
실리콘 기판 위에 제1 반도체층과 제2 반도체층을 번갈아 쌓아 스택 구조체를 만듦스택 구조체의 일 영역에 더미 게이트를 증착함더미 게이트가 없는 타 영역의 스택 구조체를 에칭해 옆면을 드러냄드러난 스택 구조체 일면에 적층 방향으로 이너 스페이서를 증착함에칭으로 노출된 실리콘 기판 상면에 적층 방향으로 소스와 드레인을 성장시킴일 영역의 제1 반도체층과 더미 게이트를 제거해 제2 반도체층만 남김노출된 이너 스페이서 일면과 제2 반도체층 위에 IL 산화막층을 만듦IL 산화막층 위에 고유전율 물질을 증착함증착된 고유전율 물질 위에 적층 방향으로 게이트를 만듦맨 처음 쌓는 첫 번째 제1 반도체층의 두께만 나머지 제1 반도체층보다 크게 함나머지 제1 반도체층들은 서로 같은 두께로 함첫 번째 제1 반도체층의 두께를 15nm 이상으로 함소스와 드레인을 언도핑으로 먼저 키운 뒤 그 위에 도핑을 이어 키움언도핑 소스·드레인의 높이를 첫 번째와 나머지 제1 반도체층 두께로 정한 식에 맞춤제1 반도체층의 두께를 제2 반도체층의 두께보다 크게 함이너 스페이서를 Si3N4로 이룸고유전율 물질을 HfO2로 씀고유전율 물질 위에 WFM을 증착해 게이트를 만들고 WFM으로 TiN 또는 TiAlC를 씀실리콘 기판 위에 STI 절연층을 형성하는 단계를 더 둠위 방법으로 제조된 나노시트 반도체소자를 물건으로 청구함
로직 파운드리 공정개발팀용 첫 희생층 두께 레시피 라이선스
산업시스템반도체 위탁생산
구매자국내 300mm 로직 파운드리의 GAA 공정개발팀 (공정 레시피 도입·검증 예산 집행 주체)
해결 문제적층 채널 공정에서 희생층을 전부 같은 두께로 쌓다 보니 맨 아래 시트 쪽 조건을 따로 잡을 손잡이가 없고, 조건을 바꿀 때마다 전체 적층을 다시 설계해야 함
확인된 근거 문장
kosis 표의 반도체제조업 행은 사업체수 515개와 출하액 209,979,030 백만원을 적음
응용분야 탐색 보고서 · 기업 제공본
이 기술이 어디에 쓰일 수 있는가를 탐색한 결과를 HTML 한 장으로 드립니다 — 한 문장 정의 · 기능 · 응용 후보의 영역 배치 · 연구자가 확인한 문장.
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