소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법
산업분류261 반도체 제조업
IPCH10D 48/00외 4
서지 사항Bibliography · KIPRIS
출원번호10-2022-0078323 (2022-06-27)
공개번호1020240001541 (20240103)
등록번호1027803830000 (20250307)
법적상태등록 · KIPRIS 조회일 2026-09-07
출원인충북대학교 산학협력단
발명자박준영
원문KIPRIS 원문 보기 · 10-2022-0078323
IPCH10D 48/00H10D 62/10H10P 50/20외 2개
산업분류(KSIC)
261 반도체 제조업
어디에 쓸 수 있는가연구자 확인 문장
아래 내용은 해당 기술의 연구자가 C-TOM 분석 보고서(기업 공개본)에서 확인한 문장입니다.
기판 안에 공기층 결함층을 두어 나노시트 트랜지스터의 누설전류를 줄이고 출력전류를 늘림
나노시트 반도체소자에 SON(Silicon-On-Nothing) 구조를 적용함기판 내부에 공기층으로 형성되는 결함층을 둠결함층이 OFF 상태에서 기판을 통해 흐르는 누설전류를 감소시킴결함층이 ON 상태에서의 출력전류를 증가시킴누설전류 감소로 소자의 대기전력을 낮추어 시스템 전력소모와 발열을 다룸출력전류 증가로 소자의 동작 속도를 다룸두 장의 웨이퍼를 각각 준비하는 웨이퍼 준비단계를 둠제2 웨이퍼에 마스크를 도포한 뒤 식각공정을 행하는 식각단계를 둠식각단계를 습식 식각과 건식 식각 중 하나로 고를 수 있게 함식각 후 마스크를 제거하고 이물질을 없애는 클리닝단계를 둠식각된 제2 웨이퍼를 제1 웨이퍼와 접합하는 웨이퍼 접합단계를 둠접합된 제1 웨이퍼 표면을 수평으로 커팅한 뒤 CMP 로 연마해 평탄화하는 단계를 둠두 웨이퍼가 결합된 기판 내부에 결함층이 자리하도록 공정 순서를 짬결함층의 높이를 5nm 내지 250nm 사이로 형성함결함층의 중간점을 기판 표면에서 5nm~250nm 아래에 두고 높이를 1nm~100nm 로 함제조를 기판제작단계와 소자제작단계 둘로 나눔제작된 기판 위에 STI·소스·게이트·드레인·나노시트·게이트 유전체를 각각 형성함그 소자를 포함하여 구성되는 전자장치 형태를 청구범위 안에 둠
국가 저전력 소자 연구과제의 기판 구조 분담 파트
산업국가 연구개발
구매자저전력 반도체 국가과제를 주관하는 대학·출연연의 과제책임 조직 (정부 연구비 편성과 공동연구기관 선정 주체)
해결 문제저전력 목표를 회로와 설계 쪽에서 맡는 과제는 짜기 쉬운데, 기판 구조를 바꿔 누설을 줄이는 분담 파트를 넣으려 해도 공정 순서까지 적힌 실체를 가진 참여기관을 찾기 어려움
확인된 근거 문장
ntis:1711128893 은 GAA 초미세 공정의 저전압 저전력 난제에 정부 연구비가 편성된 과제임
ntis:1711190229 는 나노시트 기반 에너지 컨트롤 기술에 2026년 연구비가 편성된 과제임
응용분야 탐색 보고서 · 기업 제공본
이 기술이 어디에 쓰일 수 있는가를 탐색한 결과를 HTML 한 장으로 드립니다 — 한 문장 정의 · 기능 · 응용 후보의 영역 배치 · 연구자가 확인한 문장.
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