박막의 표면 거칠기 및 균일성 개선을 위한 저온 중수소 어닐링 방법 및 이에 의하여 제조된 반도체 소자
IPCH10P 95/90외 3
서지 사항Bibliography · KIPRIS
출원번호10-2024-0053442 (2024-04-22)
공개번호1020250154791 (20251029)
등록번호1029625210000 (20260504)
법적상태등록 · KIPRIS 조회일 2026-09-07
출원인충북대학교 산학협력단
발명자박준영
원문KIPRIS 원문 보기 · 10-2024-0053442
IPCH10P 95/90H10P 36/00H10P 10/00외 1개
어디에 쓸 수 있는가연구자 확인 문장
아래 내용은 해당 기술의 연구자가 C-TOM 분석 보고서(기업 공개본)에서 확인한 문장입니다.
실리콘 기판과 박막에 300℃ 이하 중수소 열처리를 공정 단계마다 넣어 거칠기와 균일도를 개선함
실리콘 기판을 패터닝하여 핀 영역을 형성하고 그 기판과 핀 영역에 저온 중수소 열처리를 수행함소자간 분리를 위한 STI를 형성하고 그 STI에 대하여 같은 저온 중수소 열처리를 수행함산화 공정으로 핀 영역에 SiO2 제1 박막을 형성하고 그 박막에 저온 중수소 열처리를 수행함증착 공정으로 제1 박막 위에 HfO2 제2 박막을 형성하고 그 박막에 저온 중수소 열처리를 다시 수행함열처리를 한 번으로 끝내지 않고 기판·STI·제1 박막·제2 박막의 각 형성 단계 사이에 되풀이해 넣음저온 중수소 열처리를 50% 이하의 중수소 농도에서 수행함저온 중수소 열처리를 300℃ 이하의 온도에서 수행함저온 중수소 열처리를 5 내지 40bar의 압력에서 수행함저온 중수소 열처리를 0.1 내지 10시간 동안 수행함실리콘 기판에 Si와 SiGe를 교번하여 증착한 스택 구조에 저온 중수소 열처리를 수행함스택 구조에 Dummy Poly-Si와 외부 스페이서를 증착한 뒤 소스 영역과 드레인 영역을 식각함SiGe 일부 영역을 식각해 내부 스페이서를 형성하고 에피택셜 성장으로 소스와 드레인을 형성함Dummy Poly-Si와 SiGe를 제거한 자리에 제1 박막을 형성하고 그 박막에 저온 중수소 열처리를 수행함열처리를 마친 제2 박막 위에 게이트를 증착하여 공정을 마무리함박막의 거칠기와 균일도를 개선하는 것을 열처리 단계의 목적으로 삼음위 방법으로 제조된 반도체 소자 자체를 물건으로 청구함
고유전 게이트 절연막 계면 다듬기 레시피
산업시스템반도체 제조
구매자비메모리용및기타전자집적회로제조업체의 게이트 스택 공정 담당 (공정개발 예산 집행 주체)
해결 문제고유전막을 올린 직후 표면이 고르지 않아 게이트 특성이 웨이퍼 안에서 갈리는데, 이를 잡으려고 온도를 올리면 아래 단계에 걸어 둔 열 조건이 흐트러짐
확인된 근거 문장
kosis:127.DT_12007_B001 은 비메모리용및기타전자집적회로제조업을 사업체수 89개로 셈
공정 조건 라이선스와 조건 이전 패키지
산업반도체 공정기술 이전
구매자반도체제조업체의 공정개발 부서 (공정기술 도입 예산 집행 주체)
해결 문제새 열처리 조건을 라인에 넣으려면 조건 범위와 넣을 자리를 함께 받아야 하는데, 논문이나 공보만으로는 어느 단계에 어떤 조합으로 넣는지가 갈리지 않음
확인된 근거 문장
ntis:1345061022 「멀티레벨 컴퓨트 인 메모리를 위한 모자이크 강유전체램 개발」이 편성액 146,476,000원으로 수행됨
응용분야 탐색 보고서 · 기업 제공본
이 기술이 어디에 쓰일 수 있는가를 탐색한 결과를 HTML 한 장으로 드립니다 — 한 문장 정의 · 기능 · 응용 후보의 영역 배치 · 연구자가 확인한 문장.
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